PCB設計：24項減少噪音和電磁干擾技巧

隨著電子器件靈敏度的不斷提高，對儀器的抗干擾能力提出了更高的要求，因此PCB設計也變得越來越困難，如何提高PCB的抗干擾性成為眾多工程技術人員關注的焦點。介紹了在PCB設計中減少噪聲和電磁干擾的一些小技巧。

以下是透過多年設計總結而成的，用於減少PCB設計中噪聲和電磁干擾的24個技巧：

（1）可以使用低速晶片而不使用高速晶片，關鍵處使用高速晶片。

（2）串一電阻法可用於減小控制電路上、跳躍率。

（3）儘可能地對繼電器等進行某種形式的減振。

（4）使用符合系統要求的最低頻率時鐘。

（5）時鐘發生器儘可能接近使用這種時鐘的裝置。石英石晶振器殼體必須接地。

（6）以地線繞過時鐘區域，使時鐘線儘可能短。

（7）I/O驅動電路儘量靠近印製板的邊緣，讓它儘快離開印刷板。對於進入印刷板的訊號要進行濾波，來自高噪聲區域的訊號也要加濾波，同時採用串端電阻的方法，以減少訊號反射。

（8）MCD端部要接通，或接地，或定義為輸出端，該接線端應接通電源，不能懸空。

（9）空閒無用的閘電路輸入端不要懸空，空閒無用運放正輸入端接地，負輸入端接輸出端。

（10）印刷板儘可能採用45折線而不採用90折線來減少外部高頻訊號的發射和耦合。

（11）印刷板按頻率和電流切換特性進行劃分，噪音元件與無噪音元件要保持一定的距離。

（12）單面板和雙面板用單點接通電源，並有單點接地，地線儘可能粗，經濟上可以承受的話，多層板可以減小電源，地的容生電感。

（13）時鐘、匯流排、分片訊號要遠離I/O線和插頭。

（14）模擬電壓輸入線，儘可能地遠離數位電路訊號線，尤其是時鐘。

（15）在A/D類裝置中，數字部分和模擬部分寧願統或不交叉。

（16）時鐘線與I/O線相比，與平行I/O線的干擾較小，且時鐘管腳與I/O電纜有距離。

（17）元件引腳儘可能短，非耦合電容引腳儘可能短。

（18）要害線應儘可能粗，兩側要有保護地。快速線要直得很。

（19）對噪音敏感的線路不應平行於大電流、高速開關。

（20）石英晶體下方，不允許在對噪音敏感的儀器下走線。

（21）弱訊號電路，不能在低頻電路周圍形成電流環。

（22）訊號都不能形成環，如不可避免，讓環路區儘可能小。

（23）每個積體電路有一個脫耦電容。在電容器的每邊邊加一小旁路電容。

（24）電路充、放電儲能電容時，不需要電解電容就可以使用大容量的電容或電容器。採用管狀電容時，外殼要接地。