晶片定製數位電路設計中高扇入電路邏輯的實現結構分析技術
扇入是什麼
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高扇入與/或邏輯有多種實現方法，可以採用互補CMOS邏輯、偽NMOS邏輯等靜態電路實現，也可以採用多米諾邏輯、組合多米諾邏輯和np-CMOS邏輯等動態電路實現。不同的實現方式各自有自己的優勢和劣勢，下面分別討論各種實現方法及其優缺點。
靜態邏輯
互補CMOS邏輯
傳統的靜態互補CMOS邏輯實現高扇入與/或電路時，為了避免大量的NMOS/PMOS管串聯，需要採用多級樹形結構，如下圖所示。實現一個16位的或門需要兩級，第一級使用4個4輸入或非門，第二級使用一個1個4輸入與非門。由於互補CMOS邏輯中NMOS/PMOS管串聯個數不能太多，多個電晶體串聯會顯著降低電路速度，在設計中串聯數通常不超過4。靜態互補CMOS邏輯的優點是高可靠性和高可伸縮性，而且自動化程度高，缺點是隨著輸入位數的增加，電路級數也需要增加，延時會顯著增大。另外，互補CMOS邏輯中，一個N輸入的門需要2N個電晶體，實現的面積也較大。
偽NMOS邏輯
偽NMOS邏輯是實現高扇入或（或非）電路的一種高速實現方式。偽NMOS邏輯由一個實現邏輯功能的NMOS下拉網路和一個簡單的負載器件組成。如下圖所示為採用偽NMOS邏輯實現的16位或閘電路，其顯著優點是減少了電晶體數目（由互補CMOS的2N減少為N+1），另外，速度也是其一大優勢。偽NMOS邏輯實現的或（或非）門，下拉網路有多個NMOS管相併聯，只要有一個輸入為“1”，下拉網路就導通，使輸出為“1”，但是隨著並聯NMOS管數目的增多，電容也相應增大，導致電路速度減慢甚至不能正常工作，所以，偽NMOS邏輯只適合於實現16扇入以下的或（或非）門。偽NMOS邏輯不適合實現高扇入與（與非）門，因此也不能採用分級的結構來實現更大扇入的邏輯閘。偽NMOS邏輯的一個主要缺點是降低了穩定性和增加了額外的功耗，當下拉網路導通時，存在VDD和GND之間的直接電流通路會引起靜態功耗。
動態邏輯
動態邏輯是實現高扇入與/或電路的一種高效實現方式，不僅能獲得較高的速度，而且能顯著減少電晶體數目。動態邏輯有n型樹和p型樹兩種型別，n型動態邏輯用NMOS器件構成一個下拉的邏輯網路實現邏輯功能，適用於實現或（或非）邏輯；p型動態邏輯用PMOS器件構成一個上拉的邏輯網路實現邏輯功能，適用於實現與（與非）邏輯。下圖所示中，（a）是n型動態邏輯實現的16位或非門，（b）是p型動態邏輯實現的16位與非門。
它們的工作時序如下表所示。
因為相同尺寸的PMOS電晶體電流驅動能力要弱於NMOS電晶體，所以，p型動態邏輯的速度要慢於n型動態邏輯，也就是說，動態邏輯實現的與非門速度慢於或非門。但是，p型動態邏輯易於實現大扇入的與/與非邏輯，相比其他實現方式而言，具有更少的邏輯級數，而且所需要的器件數目也大大減少。
隨著輸入數目的增加，動態邏輯中的動態節點電容相應增大，這一方面影響了電路的速度，另一個方面造成電路對輸入噪聲更加敏感，可靠性降低。
1。 隨著扇入數目的增大，或非門和與非門的速度逐漸變慢，並且扇入達到一定數目後（大於16），兩者的速度下降都比較嚴重，因此對於較大扇入的邏輯閘應該採用多級實現；
2。 扇入數目小於16時，或非門和與非門隨扇入數目增大延時增加較小，多級實現高扇入的邏輯閘時應適當加大每級的扇入數以減小邏輯級數，獲得整體的最佳效能；
3。 相同扇入的或非門速度比與非門速度快，並且隨著扇入數目的增大，兩者間的差距不斷變大；
採用動態邏輯實現高扇入與/或邏輯時，單級實現的扇入數目不能大於16。對於較大扇入（扇入數目大於16）的與/或邏輯，應採用分塊的思想，將動態邏輯中的求值網路分成多個塊，由多級串連的方式實現。這樣可以有效地降低動態節點的電容，提高電路的速度和可靠性。動態電路多級串連的方式主要有多米諾邏輯、組合多米諾邏輯和np-CMOS邏輯三種，下面分別介紹使用這三種動態邏輯實現的高扇入與/或邏輯。
多米諾邏輯
一個多米諾邏輯模組是由一個n型動態邏輯塊後面接一個靜態反向器構成的，它可以避免動態電路直接串聯時可能出現的錯誤放電現象。引入的靜態反向器增加了額外的延時，但是帶來的優點是多米諾門的扇出由一個具有低阻抗輸出的靜態反向器驅動，因此提高了抗噪聲能力。同時由於緩衝器隔離了內部的負載電容，因而減少了動態輸出節點的電容。最後，反向器還可以用來驅動一個洩漏器件以抵抗漏電和電荷的重新分佈。
多米諾邏輯的邏輯功能由NMOS下拉網路實現，因此不會出現靜態電路中多個PMOS管的串聯。多米諾邏輯結構適合於實現高扇入的或門，下圖所示為標準動態多米諾邏輯實現一個N位或門，其中（a）為帶尾管（footer transistor）電路，（b）為不帶尾管（footless）電路。通常多米諾邏輯的第1級需要使用帶尾管結構，保證預充電期間下拉網路是關斷的。由於在預充電期間多米諾門的輸入在低電平，因此級聯多米諾邏輯除第一級外均可以考慮取消尾管，這樣可以減少時鐘負載並提高下拉驅動能力。另外，為了提高動態門的噪聲容限，需要在輸出端增加一個保持管（keeper transistor），用來補償由於下拉漏電路徑造成的電荷損失。多米諾門的效能最佳化可以透過調整靜態反相器的尺寸，通常採用一個較小的NMOS器件和一個較大的PMOS器件來實現，小尺寸的NMOS管隻影響預充電時間，缺點是降低了噪聲容限。因此，設計者在確定器件尺寸的時候應當同時考慮降低噪聲容限及效能的影響。
隨著輸入數目的增大，標準多米諾門的動態節點電容增大，電路速度變慢，可靠性降低。通常，標準多米諾邏輯的可靠性可以透過增加保持管的尺寸進行改善。大尺寸的保持管可以使動態門保持高噪聲容限，但是同時也增加了保持管與NMOS下拉網路的競爭，該競爭表現為當一個器件試圖對一個節點充電而另一個器件試圖對其進行放電，這種情況由於短路電流的存在而增加功耗並且降低效能。因此，對於多米諾邏輯實現的大扇入或門，在增大保持管的同時，為了保證電路的效能及可靠性，應採用分塊的思想多級串連的方式來實現。將多米諾邏輯中的求值網路分成多個塊，可以有效地降低動態節點的電容，同時每個塊不需要很大的PMOS保持管，小尺寸的保持管可以減少與NMOS下拉網路的競爭，降低功耗。
組合多米諾邏輯
組合多米諾邏輯不是每個n型動態門都驅動一個靜態反向器，而是藉助一個複合靜態CMOS門把多個動態門的輸出組合起來，這使電晶體數目儘可能減少。組合多米諾邏輯是構成高扇入或門非常有用的工具，較大扇入的動態結構可以由扇入較小的並行結構及複合CMOS門所代替。如下圖所示為組合多米諾邏輯實現的52位或門，它由一組並行的13位動態或非門及一個靜態的4輸入與非門構成。該電路結構中，將52個輸入分為4組，每一組的輸出與一個靜態4輸入與非門相連，與非門的輸出接到4個PMOS保持管的柵極。在預充電階段，即CLK為“0”，4個塊的動態節點D0、D1、D2、D3被同時充電至高電平，此時與非門輸出為“0”，4個保持管開啟。在求值階段，即CLK為“1”，若所有的輸入均為“0”，則4個NMOS下拉網路均關斷，輸出為“0”，開啟PMOS保持管防止動態節點電荷洩露；只要4個塊中有一個輸入為“1”，就透過該塊的NMOS下拉網路對動態節點進行放電，使與非門輸出為“1”，關閉保持管。
該電路的優點是由於對NMOS下拉網路進行分塊處理，每塊只需要一個小尺寸的PMOS充電管，同時可以有效地減少動態節點的電容，又不需要大尺寸的PMOS保持管，從而使保持管與NMOS下拉網路的競爭電流減小，提高電路速度的同時降低功耗。如何分塊取決於扇入數的多少，但應該避免分塊數過多。由於靜態CMOS實現的與非/或非門隨著扇入數增加電路延時增長較快，所以一般情況下靜態CMOS實現的與非/或非門扇入數不超過4，這就限制了組合多米諾邏輯實現或門的扇入數不能太大。此外，若輸入的到達時間有先後順序，應將到達時間接近的輸入端分到同一塊中，對於輸入訊號到達時間較晚的塊的輸出應接到與非門中靠近輸出的電晶體柵極。
np-CMOS邏輯
np-CMOS邏輯使用了n型和p型兩種動態邏輯，利用了n型動態邏輯和p型動態邏輯之間的對偶性來消除直接串聯動態電路時可能出現的錯誤放電現象。使用np-CMOS邏輯串聯動態門避免了在關鍵路徑中由多米諾邏輯引入的額外的靜態反向器。np-CMOS邏輯適合於採用分塊結構串連動態邏輯來實現高扇入的與/或邏輯。一組並行的n型動態邏輯實現的或非門串聯一個p型動態邏輯實現的與非門可以實現高扇入的或門，相反，一組並行的p型動態邏輯實現的與非門串聯一個n型動態邏輯實現的或非門可以實現高扇入的與門。通常np-CMOS邏輯的第1級需要使用帶尾管結構，保證預充電期間求值網路是關斷的。由於在預充電期間，第一級np-CMOS邏輯的輸出使下一級np-CMOS邏輯的求值網路關斷，因此級聯np-CMOS邏輯除第一級均可以考慮取消尾管，這樣可以減少時鐘負載並提高求值網路驅動能力。
如下圖所示為np-CMOS邏輯實現的一個M×N位扇入的動態或門。
第一級為N個並行的n型動態邏輯實現的M扇入或非門，使用帶尾管的電路結構，第二級為一個p型動態邏輯實現的N扇入的與非門，使用了省去尾管的電路結構。為了提高動態門的噪聲容限，需要在n型動態邏輯的輸出端增加一個保持管，用來補償由於下拉漏電路徑造成的電荷損失。n型動態邏輯由CLK控制，p型動態邏輯由 控制，n型動態邏輯可以直接驅動p型動態邏輯。在預充電階段（CLK=0），n型動態邏輯的輸出被充電至高電平，而p型動態邏輯的輸出被預放電至低電平。由於n型動態邏輯的輸出與PMOS上拉器件相連，p型動態邏輯的上拉網路此時關斷。在求值期間（CLK=1），n型動態邏輯的輸出只能進行1→0的翻轉，有條件地導通p型動態邏輯中的一些電晶體，這就保證了不會發生對輸出錯誤的充電。若所有的輸入均為“0”，則N個NMOS下拉網路均關斷，第一級輸出都為“1”，使第二級的PMOS上拉網路關斷，結果輸出為“0”。只要N個塊中有一個輸入為“1”，就透過該塊的NMOS下拉網路對動態節點進行放電，使第二級的PMOS上拉網路導通，結果輸出為“1”。
np-CMOS邏輯的優點是避免了在關鍵路徑中由多米諾邏輯引入的額外的靜態反向器，降低了訊號翻轉的頻率，減小了功耗。np-CMOS邏輯適合於採用分塊結構串連動態邏輯來實現較大扇入的與/或邏輯。np-CMOS邏輯的缺點是由於在邏輯網路中PMOS管的電流驅動較弱，所以p型動態邏輯塊比n型動態邏輯塊慢。要使它們的傳播延時相等需要額外的面積。另外，由於缺少緩衝器，在動態門之間也存在與動態節點的連線。
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