什麼是JESD204標準，為什麼我們要重視它？
互補金氧半導體是什麼
一種新的轉換器介面的使用率正在穩步上升，並且有望成為未來轉換器的協議標準。這種新介面JESD204誕生於幾年前，其 作為轉換器介面經過幾次版本更新後越來越受矚目，效率也更高。隨著轉換器解析度和速度的提高，對於效率更高的介面的需求也隨之增長。
JESD204介面可提供這種高效率，較之其前代互補金氧半導體（CMOS）和低壓差分訊號（LVDS）產品在速度、尺寸和成本方面更有優勢。採用JESD204的設計擁有更快的介面帶來的好處，能與轉換器更快的取樣速率同步。此外，引腳數的減少導致封裝尺寸更小，走線佈線數更少，從而極大地簡化了電路板設計，降低了整體系統成本。該標準可以方便地調整，從而滿足未來需求，這從它已經歷的兩個版本的變化中即可看出。自從2006年釋出以來，JESD204標準經過兩次更新，目前版本為B。由於該標準已為更多的轉換器供應商、使用者以及FPGA製造商所採納，它被細分並增加了新特性，提高了效率和實施的便利性。此標準既適用於模數轉換器（ADC）也適用於數模轉換器（DAC），初步打算作為FPGA的通用介面（也可能用於ASIC）。
JESD204——它是什麼？
2006年4月，JESD204最初版本釋出。該版本描述了轉換器和接收器（通常是FPGA或ASIC）之間數Gb的序列資料鏈路。在 JESD204的最初版本中，序列資料鏈路被定義為一個或多個轉換器和接收器之間的單序列通道。圖1給出了圖形說明。圖中的通道代表 M 轉換器和接收器之間的物理介面，該介面由採用電流模式邏輯（CML）驅動器和接收器的差分對組成。所示鏈路是轉換器和接收器之間的序列資料鏈路。幀時鐘同時路由至轉換器和接收器，併為器件間的JESD204鏈路提供時鐘。
圖1。 JESD204最初標準
通道資料速率定義為312。5 Mbps與3。125 Gbps之間，源阻抗與負載阻抗定義為100 Ω ±20%。差分電平定義為標稱800 mV峰峰 值、共模電平範圍從0。72 V至1。23 V。該鏈路利用8b/10b編碼，採用嵌入式時鐘，這樣便無需路由額外的時鐘線路，也無需考慮 相關的高資料速率下傳輸的資料與額外的時鐘訊號對齊的複雜性。當JESD204標準開始越來越受歡迎時，人們開始意識到該標準需要修訂以支援多個轉換器下的多路、對齊的序列通道，以滿足轉換器日益增長的速度和解析度。
這種認識促成了JESD204第一個修訂版的釋出，即JESD204A。此修訂版增加了支援多個轉換器下的多路對齊序列通道的能力。 該版本所支援的通道資料速率依然為312。5 Mbps至3。125 Gbps，另外還保留了幀時鐘和電氣介面規範。增加了對多路對齊序列通道的支援，可讓高取樣速率和高解析度的轉換器達到3。125 Gbps的最高支援資料速率。圖2以圖形表示JESD204A版本中增加的功能，即支援多通道。
圖2。 第一版——JESD204A
雖然最初的JESD204標準和修訂後的JESD204A標準在效能上都比老的介面標準要高，它們依然缺少一個關鍵因素。這一缺少的因素就是鏈路上序列資料的確定延遲。對於轉換器，當接收到訊號時，若要正確重建模擬域取樣訊號，則關鍵是瞭解取樣訊號和其數字表示之間的時序關係（雖然這種情況是針對ADC而言，但DAC的情況類似）。該時序關係受轉換器的延遲影響，對於ADC，它定義為輸入訊號取樣邊沿的時刻直至轉換器輸出數字這段時間內的時鐘週期數。類似地，對於DAC，延遲定義為數字訊號輸入DAC的時刻直至模擬輸出開始轉變這段時間內的 時鐘週期數。JESD204及JESD204A標準中沒有定義可確定性設定轉換器延遲和序列數字輸入/輸出的功能。另外，轉換器的速度和解析度也不斷提升。這些因素導致了該標準的第二個版本——JESD204B。
2011年7月，第二版本標準釋出，稱為JESD204B，即當前版本。修訂後的標準中，其中一個重要方面就是加入了實現確定延遲 的條款。此外，支援的資料速率也提升到12。5 Gbps，並劃分器件的不同速度等級。此修訂版標準使用器件時鐘作為主要時鐘源，而不是像之前版本那樣以幀時鐘作為主時鐘源。圖3表示JESD204B版本中的新增功能。
圖3。 第二個（當前）修訂版——JESD204B
在之前的JESD204標準的兩個版本中，沒有確保透過介面的確定延遲相關的條款。JESD204B修訂版糾正了這個問題。透過 提供一種機制，確保兩個上電週期之間以及鏈路重新同步期間，延遲是可重現和確定性的。其工作機制之一是：在定義明確的時刻使用SYNC~輸入訊號，同時初始化所有通道中轉換器最初的通道對齊序列。另一種機制是使用SYSREF訊號——一種JESD204B定義的新訊號。SYSREF訊號作為主時序參考，透過每個發射器和接收器的器件時鐘以及本地多幀時鐘對齊所有內部分頻器。這有助於確保透過系統的確定延遲。JESD204B規範定義了三種器件子類：子類0——不支援確定性延遲；子類1——使用SYSREF的確定性延遲；子類2——使用SYNC~的確定性延遲。子類0可與JESD204A鏈路做簡單對比。子類1最初針對工作 在500MSPS或以上的轉換器，而子類2最初針對工作在500MSPS以下的轉換器。
除了確定延遲，JESD204B支援的通道資料速率上升到12。5 Gbps，並將器件劃分為三個不同的速度等級：所有三個速度等級的源 阻抗和負載阻抗相同，均定義為100 Ω ±20%。第一速度等級與JESD204和JESD204A標準定義的通道資料速率相同，即通道資料電氣介面最高為3。125 Gbps。JESD204B的第二速度等級定義了通道資料速率最高為6。375 Gbps的電氣介面。該速度等級將第一 速度等級的最低差分電平從500 mV峰峰值降為400 mV峰峰值。JESD204B的第三速度等級定義了通道資料速率最高為12。5 Gbps 的電氣介面。該速度等級電氣介面要求的最低差分電平降低至360 mV峰峰值。隨著不同速度等級的通道資料速率的上升，透過降低所需驅動器的壓擺率，使得所需最低差分電平也隨之降低，以便物理實施更為簡便。
為提供更多的靈活性，JESD204B版本採用器件時鐘而非幀時鐘。在之前的JESD204和JESD204A版本中，幀時鐘是JESD204系 統的絕對時間參照。幀時鐘和轉換器取樣時鐘通常是相同的。這樣就沒有足夠的靈活性，而且要將此同樣的訊號路由給多個器件，並考慮不同路由路徑之間的偏斜時，就會無謂增加系統設計的複雜性。JESD204B中，採用器件時鐘作為JESD204系統每 個元件的時間參照。每個轉換器和接收器都獲得時鐘發生器電路產生的器件時鐘，該發生器電路負責從同一個源產生所有器件時鐘。這使得系統設計更加靈活，但是需要為給定器件指定幀時鐘和器件時鐘之間的關係。
JESD204——為什麼我們要重視它？
就像幾年前LVDS開始取代CMOS成為轉換器數字介面技術的首選，JESD204有望在未來數年內以類似的方式發展。雖然CMOS技術目前還在使用中，但已基本被LVDS所取代。轉換器的速度和解析度以及對更低功耗的要求最終使得CMOS和LVDS將不再適合轉換器。隨著CMOS輸出的資料速率提高，瞬態電流也會增大，導致更高的功耗。雖然LVDS的電流和功耗依然相對較為平坦，但介面可支援的最高速度受到了限制。
這是由於驅動器架構以及眾多資料線路都必須全部與某個資料時鐘同步所導致的。圖4顯示一個雙通道14位ADC的CMOS、LVDS和CML輸出的不同功耗要求。
圖4。 CMOS、LVDS和CML驅動器功耗比較
在大約150 MSP至200 MSPS和14位解析度時，就功耗而言，CML輸出驅動器的效率開始佔優。CML的優點是：因為資料的序列化，所以對於給定的解析度，它需要的輸出對數少於LVDS和CMOS驅動器。JESD204B介面規範所說明的CML驅動器還有一個額外的優勢，因為當取樣速率提高並提升輸出線路速率時，該規範要求降低峰峰值電壓水平。
同樣，針對給定的轉換器解析度和取樣率，所需的引腳數目也大為減少。表1顯示採用200 MSPS轉換器的三種不同介面各自 的引腳數目，轉換器具有各種通道數和位解析度。在CMOS和LVDS輸出中，假定時鐘對於各個通道資料同步，使用CML輸出時，JESD204B資料傳輸的最大資料速率為4。0 Gbps。從該表中可以發現，使用CML驅動器的JESD204B優勢十分明顯，引腳數 大為減少。
表1. 引腳數比較——200 MSPS ADC
通道數
解析度
CMOS 引腳數
LVDS引腳數 (DDR)
CML引腳數 (JESD204B)
1
12
13
14
2
2
12
26
28
4
4
12
52
56
8
8
12
104
112
16
1
14
15
16
2
2
14
30
32
4
4
14
60
64
8
8
14
120
128
16
1
16
17
18
2
2
16
34
36
4
4
16
68
72
8
8
16
136
144
16
業內領先的資料轉換器供應商ADI預見到了推動轉換器數字介面向JESD204（由JEDEC定義）發展的趨勢。ADI自從初版JESD204規範釋出之時起即參與標準的定義。迄今為止，ADI公司已釋出多款輸出相容JESD204和JESD204A的轉換器，目前正在開發輸出相容JESD204B的產品。AD9639是一款四通道、12位、170 MSPS/210 MSPS ADC，整合JESD204介面。AD9644和AD9641是14位、80 MSPS/ 155 MSPS、雙通道/單通道ADC，整合JESD204A介面。DAC這方面，最近釋出的AD9128是一款雙通道、16位、1。25 GSPS DAC，整合JESD204A介面。
隨著轉換器速度和解析度的提高，對於效率更高的數字介面的需求也隨之增長。隨著JESD204序列資料介面的發明，業界開始 意識到了這點。介面規範依然在不斷髮展中，以提供更優秀、更快速的方法將資料在轉換器和FPGA（或ASIC）之間傳輸。介面經過兩個版本的改進和實施，以適應對更高速度和解析度轉換器不斷增長的需求。展望轉換器數字介面的發展趨勢，顯然JESD204有望成為數字介面至轉換器的業界標準。每個修訂版都滿足了對於改進其實施的要求，並允許標準演進以適應轉換器 技術的改變及由此帶來的新需求。隨著系統設計越來越複雜，以及對轉換器效能要求的提高，JESD204標準應該可以進一步調整和演進，滿足新設計的需要。
參考電路
JEDEC 標準： JESD204 （ 2006 年 4 月）。 JEDEC固態技術協會。
JEDEC 標準： JESD204A（2008 年 4 月）。 JEDEC固態技術協會。
JEDEC 標準： JESD204B（2011 年 7 月）。 JEDEC固態技術協會。
作者
Jonathan Harris
Jonathan Harris是ADI公司高速轉換器部（北卡羅來納州格林斯博羅）的一名產品應用工程師。他擔任支援射頻行業產品的應用工程師已超過7年。他從奧本大學和北卡羅來納大學夏洛特分校分別獲得電子工程碩士（MSEE）學位和電子工程學士（BSEE）學位。
